Welchen Logic-IC für eine spezielle Anwendung?

Gefordert war, das sich der frühere Eingang zu den Ausgängen durchsetzt und das auch, wenn der andere Eingang kurz zeitverzögert auf 1 geht. Das macht deine Schaltung nicht.
Wenn ein FF dahinter geschaltet werden muss ... dann kann man deine Schaltung davor auch weglassen ;-)

Sicherlich braucht man zur Lösung des Problems kein CPLD, aber ich hab damit in den letzten Wochen herumgebastelt und war richtig begeistert davon, das man im Nachhinein eine (Ver-)Schaltung ändern kann, ohne nochmals zum Lötkolben zu greifen.

Gruß MeckPommER

[quote="Elu"
Einen EXOR (4070) habe ich nicht, muss aber in den nächsten Tagen bei Reichelt sowieso eine Bestellung machen.
Gruß Elu[/quote]

Selber Bauen....

E1 N1 E2 A
0....1.....0....0
0....1.....1....1
1....0.....1....0
0....1.....0....0

Wobei N1 das invertierte E1 darstellen soll.

NE1 E2 A
.1.........0....0
.1.........1....1
.0.........1....0
.1.........0....0

Zwei davon wobei beim 2. E2 negiert ist Oder Verknüpft...:-)

Gruß Richard

Zitat:

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Zitat von MeckPommER

Sicherlich braucht man zur Lösung des Problems kein CPLD, aber ich hab damit in den letzten Wochen herumgebastelt und war richtig begeistert davon, das man im Nachhinein eine (Ver-)Schaltung ändern kann, ohne nochmals zum Lötkolben zu greifen.

Gruß MeckPommER

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Ja, ist eine tolle Sache. :-) Stimmt, Speichern kann die Schaltung nicht.....Ich bin NUR von der Wahrheitstabelle ausgegangen.

Gruß Richard

Hallo!

Richtig ! :)

Auf Grund der bisher bekannter Wahrheitstabelle könnte man keine sequenzielle Schaltung entwerfen, da die genaue Zeitverhältnisse für Ein- und Ausgänge fehlen. :(

MfG

Zitat:

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Zitat von PICture

Hallo!

Richtig ! :)

Auf Grund der bisher bekannter Wahrheitstabelle könnte man keine sequenzielle Schaltung entwerfen, da die genaue Zeitverhältnisse für Ein- und Ausgänge fehlen. :(

MfG

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Macht ja mal richtig Spaß die alte Bit Schupserei. :-)

https://storage.driveonweb.de/dowdoc...134f87ee86.jpg

Hier wird das schnellste Ergebnis benutzt um das 2 schnellste zu verriegeln, WENN ich richtig gedacht habe?

Gruß Richard

Das sieht für mich auf den ersten und zweiten Blick sehr stimmig aus.

Aber könnte man nun nicht das EXOR komplett weglassen sowie die dadurch bedingten 3. AND Anschlüsse?

Gruß MeckPommER

Zitat:

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Zitat von MeckPommER

Das sieht für mich auf den ersten und zweiten Blick sehr stimmig aus.

Aber könnte man nun nicht das EXOR komplett weglassen sowie die dadurch bedingten 3. AND Anschlüsse?

Gruß MeckPommER

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Hmmmm, das exor liefert aber die Grundbedingung
0
1
1
0

Man könnte einen Eingang von den beiden & Gattern invertieren einmal E1 einmal E2 aber damit hat man nichts gewonnen, man braucht immer noch 3 & Eingänge. Und 2 Inverter anstatt 1 exor....(glaube ich).

Gruß Richard

Die Grundbedingung ist, das sich der erste Eingang durchsetzt, und der Nachkömmling nicht mehr dazwischenfunken kann und das geht auch ohne exor. Damit kommen wir (bis auf eine Negation hier und da) genau zu dem, was Besserwessi geschrieben hatte ... einem FF :-)

Zitat:

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Zitat von MeckPommER

Die Grundbedingung ist, das sich der erste Eingang durchsetzt, und der Nachkömmling nicht mehr dazwischenfunken kann und das geht auch ohne exor. Damit kommen wir (bis auf eine Negation hier und da) genau zu dem, was Besserwessi geschrieben hatte ... einem FF :-)

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Das mag schon sein, ein egal welches normale Gatter hat nur einen Ausgang, es sind 2 gefordert. Diese 2 sollen aber nur bei.......
0
1
1
0
einer xeor Funktion überhaupt angesprochen werden? sicher würden auch ff's gehen aber auch die sollen ja nach der exor Wahrheitstabelle angesteuert werden...

Für (mich) stellt das exor eine vorselektion da, ohne diese würden die ff's auch bei 11 getriggert werden?

Wie auch immer, wenn eh ein µC in Verwendung ist würde ich es per Software machen und ein TTL_Grab einsparen. :-)

Gruß Richard

Die Schaltung mit 4 NAND Gattern (z.B. 7400) reicht schon aus. Einfacher als ein einfaches TTL IC muss es ja auch nicht werden.

Das einzige verbleibende kleine Problem sind Transienten in der Größenordnung der Gatter-laufzeiten, wenn 2 L -> H Flanken gleichzeitig kommen. Das ist aber ein Prinzipielles Problem, das man nicht so einfach lösen kann. Auch einige CPLDs haben hier ein ähnliches Problem bei der Synchronisation mit dem internen Takt. Der µC hat einfach Probleme kurze Verzögerungen (kleiner 1-10 Taktzyklen) zu erkennen und hätte damit relativ oft das Problem mit vermeintlich gleichzeitig und einer entsprechend dann ggf. falschen Ausgabe.

Eine Möglichkeit diese Störungen größtenteils noch zu beseitigen wären 2 extra AND Gatter am Ausgang mit den etwas (z.B. 20 ns , bzw. 3-5 Gatterlaufzeiten) verzögerten Eingangssignalen. Dann hätte man nur noch Probleme, wenn kurze Pulse (<20ns) praktisch gleichzeitig kommen.